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2010 년 09월호

년 월호


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재정렬 컨트롤러로 DDR SDRAM의 효율 향상

자일링스는 버텍스-6(Virtex짋-6)를 통해 FPGA에 최적화된 최초의 재정렬 DDR SDRAM 메모리 컨트롤러를 선보였다. 이 새로운 컨트롤러를 통해 버텍스-6 사용자들은 최신 세대의 DDR SDRAM 기술의 향상된 용량과 성능, 전력효율을 활용할 수 있다.

글/리스 존슨(Leith Johnson), Nokhu Systems의 경영팀 멤버

고속 DDR(Double-Data-Rate) SDRAM 공급업체들은 일반적으로 최고의 데이터 전송속도로 디바이스의 사양을 결정한다. 예를 들어 해당 공급업체가 디바이스를 DDR3-1600이라고 명명했다면, 이는 공급업체가 초당 1,600 메가의 최고 전송속도로 데이터를 전송할 수 있도록 이 SDRAM 부품의 사양을 규정하고 있음을 의미한다.
이 디바이스가 실제 규정된 전송속도에 이를 수 있다 하더라도, 실제 작업 부하량에 걸쳐 이를 지속시킬 수는 없다. 이는 어드레스-열의 충돌과 데이터-버스 턴어라운드 패널티 및 쓰기 복구가 모두 디바이스의 최고 전송속도를 저하시킬 수 있기 때문이다.
설상가상으로, 이러한 갖가지 저하요인들로 인한 부정적 영향은 새로운 세대의 보다 빠른 SDRAM이 나올 때마다 증가하고 있다는 것이다. 이러한 이유로 간단한 순차(In-Order) 스케쥴링 알고리즘을 적용한 메모리 컨트롤러를 통해 명시된 최고 속도 내에서 대체적으로 일관된 처리량을 달성할 수 있을 것으로 기대되고 있다. 하지만 보다 진보된 첨단 재정렬(Reordering) 스케쥴링 기법을 사용하면 이러한 저하 요소들을 해결할 수 있으며, 실제 애플리케이션에서 매우 뛰어난 일관된 전송속도를 유지할 수 있다.
자일링스는 버텍스-6(Virtex짋-6)를 통해 FPGA에 최적화된 최초의 재정렬 DDR SDRAM 메모리 컨트롤러를 선보였다. 이 새로운 컨트롤러를 통해 버텍스-6 사용자들은 최신 세대의 DDR SDRAM 기술의 향상된 용량과 성능, 전력효율을 활용할 수 있다.
외견 상으로 DDR SDRAM 부품은 간단한 읽기-쓰기 메모리이다. 하지만 최신 DDR SDRAM은 실제적으로는 복잡한 디바이스이다. DDR SDRAM 컨트롤러는 수많은 타이밍 요건을 지키면서 매우 정밀한 어드레스 및 명령, 데이터 시퀀스를 생성해야만 한다. 고성능을 위해서는 최저한도의 허용된 타이밍에서 명령어 파이프라이닝이 필요하다.

DDR SDRAM의 입출력

메모리 성능에 영향을 미치는 성능저하의 본질은 무엇이고, 왜 이러한 영향으로 최고 전송속도가 점점 더 악화되는 것일까?
그림 1에 나타낸 것처럼, 기본적인 DDR SDRAM 액세스는 활성 명령어로 메모리에 어드레스 열을 보내고, RAS-CAS 지연 간격(열과 행 어드레스 스트로브 간의 클럭 사이클 수로 정의) 동안 기다린 다음, 읽기 혹은 쓰기 명령어로 어드레스 행을 전송하는 메모리 컨트롤러를 가지고 있다. 이러한 요청을 완료하기 위해서는 CAS 지연간격을 기다리는 것이 필요하며, 그런 다음 읽기를 위한 데이터 샘플링과 쓰기를 위한 데이터 공급이 이뤄진다. 데이터 전송이 완료되면, 컨트롤러는 활성 열을 차단하기 위해 프리차지(Precharge) 명령어를 내보낸다. 프리차지 간격에 따라 컨트롤러는 또 다른 활성 명령어를 내보낼 수도 있다.
그 후, 다중 읽기 혹은 쓰기 명령어를 프리차지-활성화(Precharge-Activate) 시퀀스를 사용하지 않고 내보낼 수도 있다. 이는 일반적으로 고속-페이지-모드(Fast -Page-Mode) 액세스와 관련이 있다.
고속 페이지 모드는 시간 소모 및 전력소모가 많은 활성화-프리차지 시퀀스를 따르지 않기 때문에 매우 효율적이지만 이 액세스는 동일한 열의 어드레스가 되어야만 한다. 만약 작업부하에 서로 다른 어드레스 열과의 액세스 패턴이 포함되어 있다면, 활성 프리차지 시퀀스는 각 액세스 간의 공간을 확보해야만 한다. 이러한 경우, 지속적인 처리량이 상대적으로 떨어지고, 최고 전송속도 보다 상당히 낮아지게 된다.
DDR SDRAM은 “뱅크(Banked)”로 이뤄지거나 혹은 몇 개의 동일한 사이즈의 준 독립적인 섹션으로 나뉜다. DDR3 DRAM은 8개의 뱅크를 가지고 있다. 서로 다른 뱅크로의 액세스는 중첩될 수도 있다. 예를 들어, 작업부하가 뱅크 1을 읽은 다음 이어서 즉각적으로 뱅크 2를 읽어야 한다면, 메모리 컨트롤러는 어드레스 열을 보내고 뱅크 1을 활성화시킨 다음, 뱅크 2에 어드레스 열을 보내 활성화시킨다. RAS-CAS 지연간격 이후에 컨트롤러는 최초의 읽기 작업을 위한 어드레스 행과 명령어를 보내고 이어서 두 번째 읽기 작업을 위한 어드레스 행과 명령어를 보낼 수 있으며, CAS 지연만큼 기다린 다음 2개의 연속적인 데이터 버스트를 전송한다. 뱅크를 통한 순차적 단계의 이 작업부하 프로세스는 최고 전송속도를 일정하게 유지하는 방법으로 확장될 수도 있다.
우수한 DRAM 성능을 달성하는 최상의 방법은 작업부하를 이러한 고속-페이지 혹은 롤링-뱅크(Rolling-Bank) 모드로 진입하도록 조정하는 것이다. 하지만 이는 종종 불가능하다. 프로세서는 일반적으로 준-랜덤 작업부하를 생성하는데, 이는 쉽게 이러한 방법으로 조정되지 않는다.
만약 작업부하가 동일한 뱅크 상에서 서로 다른 어드레스 열로의 인접 액세스(열-어드레스 충돌)를 비롯해 이와 연달아 다른 뱅크로의 액세스를 포함하고 있다면, 간단한 순차 메모리 컨트롤러는 3개의 액세스를 모두 시리얼화하게 될 것이며, 두 번째 액세스를 위한 프리차지-활성화로 인해 효율 상의 상당한 불이익이 초래된다. 반면에 재정렬 메모리 컨트롤러는 첫 번째 액세스를 위한 활성화를 내보낸 다음에 3번째 액세스를 위한 활성화를 내보낼 수 있어 중복적으로 이러한 액세스를 수행함으로써 효율을 향상시킬 수 있다.
그림 2에 이러한 컨셉을 나타내었다. 이 패턴에서는 순차적인 실행을 보여주고 있으며, 두 번째 요청이 세 번째 요청 앞으로 이동되었다. 보는 바와 같이, 재정렬 시퀀스는 순차 시퀀스 이전에 완성된다.
또한 어드레스 열 충돌과 관련된 수많은 성능저하 문제를 해결하기 위한 재정렬 메모리 컨트롤러는 쓰기 복구 및 버스 턴어라운드로 인한 성능저하를 해결할 수 있다. 쓰기 사이클의 막바지에 이르면 DRAM은 내부적으로 실제 데이터를 어레이에 작성하느라 바쁘다. 인접 쓰기 액세스는 최고 속도로 진행될 수 있는 반면 쓰기 액세스와 잇따른 읽기 액세스는 DRAM 어레이에서 쓰기가 완료될 때까지 기다려야만 한다. 이를 통해 쓰기-복구 사양이 도출된다.
DDR SDRAM은 양방향의 공유-버스 구조를 활용한다. 이 버스는 한쪽에는 컨트롤러를, 그리고 다른 한쪽에 일반적으로 2개에서 4개의 DIMM(Dual In-line Memory Module)을 가지고 있다. 이 버스의 전기적 길이는 약 5인치이다. 이는 약 1ns의 버스 전달 시간으로 변환된다. 버스 드라이버가 구동을 멈출 때마다 버스 상에서 결함이 확산된다. 명목상으로는 2개의 버스 전달 시간은 이러한 결함을 해결하는데 필요하다.
DDR SDRAM에 통합된 프로토콜은 하나의 DDR SDRAM 클럭이나 2개의 유닛 간격으로 구성되는 데이터 프리앰블이다. 데이터는 프리앰블 동안에는 이동되지 않는다. 프리앰블은 만약 동일한 드라이버가 2개의 인접 액세스를 구동하면 억제될 수 있다. 사실 프리앰블은 최고 전송속도가 달성된다면 억제되어야 한다.
이러한 쓰기-복구 및 데이터-버스 성능저하 요인으로 인해 성능에 미치는 영향은 상당히 클 수 있다. 간단한 순차 메모리 컨트롤러는 작업부하에서는 속수무책이다. 읽기-쓰기 패턴이 교차하는 작업부하는 최고 전송속도 보다 현저하게 낮은 수준에 머물게 될 것이다.
하지만 재정렬 메모리 컨트롤러는 버스 드라이버를 기반으로 그룹 액세스가 가능하다. 간단한 싱글-랭크(Single-Rank) 컨피규레이션에서 읽기 및 쓰기를 함께 그룹화하고 이를 버스트하게 내보낼 수 있다. 멀티-랭크 컨피규레이션에서는 각 랭크에서 이러한 읽기를 그룹화하고 버스트하게 내보냄으로써 액세스를 관리할 수도 있다.
그림 3은 버스-턴어라운드와 쓰기-복구 패널티를 피하기 위해 재정렬 요청의 효과를 나타낸 것이다. 이 사례에서 뱅크 0에서의 순차적 읽기는 뱅크 1의 순차적인 쓰기 스트림으로 인터리브되었다. 메모리를 읽고 쓰는 2개의 DMA 머신은 매우 쉽게 이 작업부하를 생성할 수 있다.
순차적인 경우는 읽기에서 쓰기, 그리고 쓰기에서 읽기로의 각 변경에서 상당한 버스 대역폭이 손실된다. 재정렬 경우는 매우 높은 처리량을 획득할 수 있도록 이러한 패널티를 피할 수 있다.
재정렬 처리는 항상 데이터 손상 및 손실을 초래하게 된다. 읽기에 앞서서 동일한 어드레스에 쓰기를 추진하는 것은 메모리 콘텐츠를 손상시키는데, 이는 반드시 피해야 한다. 또한 읽기 액세스가 한없이 미뤄지면 손실이 초래되기 때문에 이 또한 방지해야만 한다.
메모리 컨트롤러에서 리턴된 재정렬 데이터는 일부 애플리케이션에서는 문제가 될 수도 있다. 이 문제는 메모리 컨트롤러를 Reorder-Back-to-Issue 정렬 버퍼로 조정함으로써 쉽게 고칠 수 있다.
일부 특정 케이스에서 재정렬은 일부 읽기 액세스에서 지연시간을 증가시킬 수 있다. 하지만 재정렬은 효율을 향상시키기 때문에 메모리 컨트롤러 사용을 감소시키고 이를 통해 평균 읽기 지연시간을 향상시킬 수 있다.
표 1은 DDR SDRAM 기술의 발전을 나타낸 것이다. DDR1, DDR2, DDR3에 대한 몇 가지 흥미로운 사양이 나타나 있다. 선택된 속도 등급은 중기의 대량생산 제품을 나타내고자 한 것이다.
전송속도는 기하급수적으로 증가하는 반면, RAS 사이클과 같은 코어 디바이스의 특성은 이보다 상당히 낮은 속도로 향상되거나 쓰기 복구 경우에는 전혀 해당되지 않는다. 유닛 격차에 따라 규준화된 관련 패널티는 각 세대마다 획기적으로 증가한다.
다른 DDR SDRAM 변수들은 유사한 스케일링 문제를 가지고 있다. 위의 3가지는 설명을 목적으로 선택된 것이다.

순차 및 재정렬 모드

2개의 작업부하 사례를 살펴보고 새로운 버텍스-6 DDR SDRAM 메모리 컨트롤러의 성능을 시연해 보도록 하자. 이 디바이스는 순차 및 재정렬 모드를 모두 운영할 수 있기 때문에 재정렬 효과는 손쉽게 확인할 수 있다.
첫 번째 작업부하 모델은 2개의 마스터를 가지고 있다. 하나는 코드 시퀀스로 실행되는 CPU로, 매트릭스를 통해 스테핑이 진행된다. 매트릭스를 통한 이러한 스테핑의 ‘스트라이드(Stride)’는 메모리 요청 패턴을 생성하고, 하나의 뱅크를 타겟하지만, 각 요청마다 어드레스 열이 점진적으로 증가한다. 그래서 ‘불운의 스트라이드(Unfortunate Stride)’라고 불리며, 단일 DRAM 뱅크에 읽기 요청 스트림을 생성한다. 하지만 어드레스 열이 다르다. 다른 마스터는 DMA 엔진으로 간단한 순차적 읽기 액세스 스트림을 다른 DRAM 뱅크에 생성한다.
실제로 순차적인 경우와 재정렬의 경우는 전반적으로 서로 다른 요청 스트림으로 실행될 것이다. DRAM의 열 사이클 시간은 CPU의 스트림 완료 속도에 한정된다. 반면 DMA 작업부하는 독립적으로 진행될 수 있다. 순차적인 경우에 DMA 스트림은 CPU 스트림으로 시리얼화된다. 재정렬의 경우에 DMA 스트림은 다른 사용하지 않는 DQ 버스 사이클을 필요한 작업에 대신 투입한다. CPU 스트림의 처리량은 DRAM의 열 사이클 시간에 따라 제한되기 때문에 크게 향상되지는 않는다. 하지만 DMA 스트림은 재정렬이 인에이블되면 보다 높은 속도로 실행될 것이다.
두 번째 작업부하 모델은 2개의 DMA 엔진을 가지고 있으며, 하나는 순차적 읽기 스트림을 생성하고 다른 하나는 순차적 쓰기 스트림을 생성한다. 이는 메모리 컨트롤러가 읽기 및 쓰기 요청을 번갈아서 교차적으로 받는 것으로 추정된다. 다른 충돌을 피하기 위해 모든 읽기는 뱅크 0과 열 0을 목표로 하고, 모든 쓰기는 뱅크 1과 열 0을 겨냥한다.
재정렬을 턴오프하고 각 작업부하를 구동한 다음, 이를 다시 재정렬을 턴온하여 재구동햇다. 턴오프 리프레시와 ZQ, 다른 DRAM 관리 기능을 제외하고 디폴트 메모리 컨트롤러 변수들을 사용했다.
표 2에는 2개의 작업부하 사례에서 정상적인 동작 기간에 걸쳐 측정한 효율을 정리하였다. 이 기간에서 총 유닛 간격의 수를 페이로드를 포함하고 있는 유닛 간격의 수로 나눔으로써 효율을 계산했다. 재정렬이 턴온되었을 때 메모리 컨트롤러의 효율이 획기적으로 향상되었다.
비-스케일링 DDR SDRAM 변수들의 경향은 최고 데이터 전송속도가 지속적으로 증가함에 따라 강화될 것으로 예상된다. 미래의 메모리 컨트롤러는 차세대 DDR SDRAM의 잠재적 성능을 도출할 수 있도록 지속적으로 향상된 스케쥴링 알고리즘을 구현할 수 있어야 할 것이다.